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Projektgruppe Verlustleistungsanalyse digitaler CMOS-Schaltungen im SS96 und WS96/96

2 Technische Grundlagen

In diesem Abschnitt sollen die physikalischen Grundlagen für die Verlustleistungsberechnung dargestellt werden.

2.1 Der CMOS (Complementary Metal Oxide Semiconductor) - Inverter

Zur Begriffserklärung der später folgenden Begriffe und als kurze Wiederholung wird die Funktionsweise eines CMOS-Gatter erläutert.

Der CMOS-Inverter ist als typisches Beispiel stellvertretend für alle Gatter gewählt worden, da an diesem die grundsätzliche Wirkungsweise auch aller anderen CMOS-Gatter erklärt werden kann.

Abb. 1 CMOS-Inverter

Der CMOS-Inverter besteht aus zwei in Reihe geschalteten, komplementären selbstsperrenden Metall-Oxid-Semiconductor-Feldeffekt-Transistoren, dem PMOS- und dem NMOS-Transistor. Verallgemeinert besteht jedes elementare CMOS-Gatter prinzipiell aus einem sogenannten P-Block (bzw. pullup-block) und einem N-Block (bzw. pulldown-block), der die jeweilige charakteristischen Eigenschaften der booleschen Funktion erfüllt. Als komplementär bezeichnet man die beiden Blöcke, da beim Anliegen eines festen Eingangssignals nur jeweils einer der beiden Blöcke leitend ist.

Über den in der Zeichnung mit G gekennzeichneten Eingang, dem Gate, kann die Strecke S (Source) und D (Drain) leitend gemacht werden. Liegt keine Spannung zwischen Gate und Source eines der oben abgebildeten Transistoren, ist die als Kanal bezeichnete Strecke Source-Drain gesperrt, weshalb man diese Art der CMOS-Transistoren selbstsperrend nennt. Da das Gate isoliert gegenüber den anderen Anschlüssen des Transistors aufgebaut ist, d.h. es kann kein nennenswerter Stromfluß stattfinden, reicht zur Steuerung des Kanals und somit des Stromflusses zwischen Source und Drain ein elektrisches Feld. Im Gegensatz zu den bipolaren Transistoren ist bei den CMOS - Transistoren nur jeweils die Ladungsträgerart, die den Kanal letztlich ausbilden, am Stromfluß beteiligt (Leitung durch Majoritätsträger). Nach der Ladungsträgerart des Kanals werden MOS-Transistoren namentlich gekennzeichnet. Legt man an den PMOS-Transistor ein niedrigeres Spannungspotential (logisch 0) an das Gate gegenüber dem Source, so bildet sich unter dem Gate ein positiver (Löcher) Kanal aus und der Transistor wird leitend. Legt man an den NMOS-Transistor ein höheres Spannungspotential (logisch 1) an das Gate gegenüber dem Source, so bildet sich unter dem Gate ein negativer (Elektronen) Kanal aus und der Transistor wird leitend. Mit diesen Informationen kann man die grundsätzliche Wirkungsweise des Inverters erklären:

Legt man an den Eingang des Inverters eine logische 0 (VSS), so wird der Kanal des PMOS-Transistors leitend, die positive Versorgungsspannung VDD (logisch 1) gelangt an den Ausgang, der NMOS Transistor sperrt und verhindert, daß es zu einem Kurzschluß zwischen VDD und VSS kommt. Liegt am Eingang des Inverters eine logische 1, so wird der NMOS-Transistor leitend, logisch 0 gelangt an den Ausgang, der PMOS-Transistor sperrt.

2.2 Fertigung komplementärer Transistoren auf einem Siliziumwafer

Die CMOS-Technologie ist die zur Zeit dominierende Technologie in der Herstellung von integrierten Schaltungen. Große Strukturregelmäßigkeiten erleichtern den computerunterstützten Entwurf von Schaltungen. Aufgrund des komplementären Aufbaus von P-Blöcken und N-Blökken kommt es nur zu vernachlässigbaren statischen Verlusten bei 5V- und 3,3V- Prozessen, da im stabilen Schaltzustand keine Querströme von VDD nach VSS fließen können. Auch kann die Steuerung der Transistoren am Gate mit Hilfe eines elektrischen Feldes fast annähernd verlustfrei realisiert werden. Relevante Verluste treten in der CMOS-Technologie nur beim Umschalten von log. Ausgangszuständen auf. Ein Problem bei der Fertigung der CMOS-Technologie auf einem Siliziumträger besteht darin, daß man komplementäre Transistoren nicht auf einem gleichmäßig dotiertem Bereich fertigen kann. Daher müssen Wannen realisiert werden, in denen die komplementären Transistoren gefertigt werden können. Die Abbildung 2 soll diesen Sachverhalt an Hand der Realisierung eines CMOS-Inverters auf n-dotiertem Silizium verdeutlichen:

Abb. 2 Schnitt durch das Substrat

Die Herstellung von Wannen mit einer entgegengesetzten Dotierung im Vergleich zum Substrat führt zu geringeren Schaltgeschwindigkeiten der in den Wannen realisierten Transistoren. Daher werden bei der Fertigung von komplementären Transistoren auf einem Substrat P-Transistoren direkt im N-Substrat gefertigt, da aufgrund der geringeren Beweglichkeit der Löcher P-Transistoren langsamer schalten als vergleichbare N-Transistoren. Die schnelleren N-Transistoren werden in den P-Wannen realisiert. So erzielt man annähernd gleich schnelle Schaltübergängen der P-Transistoren und der N-Transistoren. Negativ wirkt sich bei der Fertigung von Wannen aus, daß es am Grenzübergang der P-Wanne und dem N-Substrat zu einem unerwünschten P-N-Übergang kommt. Dieser kann unter ungünstigen Bedingungen leitend werden und zur Zerstörung der betroffenen Transistoren führen. Durch die Veränderung von fertigungstechnischen Prozeßparametern und durch die Fertigung von zusätzlichen Substratkontakten (guard-rings) wird diesem Phänomen (Latch-up) entgegengesteuert.

2.3 Elektrische Verlustleistung

Fast alle physikalischen Werkstoffe besitzen die Eigenschaft, dem elektrischen Stromfluß einen Widerstand entgegenzusetzen. Nach der quantitativen Größenordnung dieses Wertes unterteilt man die Werkstoffe in Leiter, Halbleiter und Isolatoren. Zur Vereinfachung werden hier nur die ohmschen Widerstände der in der CMOS-Schaltung benutzten Werkstoffe berücksichtigt. Die ohmschen Widerstände zeichnen sich durch das zeitlich synchrone Auftreten der verursachenden Spannung und des dadurch fließenden Stroms aus. Der ohmsche Widerstand läßt sich somit einfach aus dem Quotienten

R = U / I

ermitteln. Unberücksichtigt bleiben kapazitive- und induktive Blindwiderstände. Grob kann man die auf einem IC verwendeten Werkstoffe folgendermaßen klassifizieren: Siliziumdioxyd besitzt einen sehr hohen ohmschen Widerstand und leitet den elektrischen Strom praktisch nicht, es dient in dem Fertigungsprozeß als Isolatorwerkstoff. Das dotierte Silizium ist ein Halbleiter-Material, das einen relativ hohen elektrischen Widerstand besitzt und den elektrischen Strom unter normalen Bedingungen nicht gut leitet. Das Polysilizium ist spezielles, hochdotiertes Halbleitermaterial, welches aufgrund der reichlich vorhandenen freien Ladungsträger einen geringen elektrischen Widerstand besitzt und den elektrischen Strom gut leitet. Die verwendeten Aluminiumlegierungen besitzen den geringsten elektrischen Widerstand und dienen besonders dem Stromfluß über größere Distanzen. Trotz des relativ geringen elektrischen Widerstandes des Polysiliziums und des Aluminiums bewirkt ein Stromfluß an einem ohmschen Widerstand einen Spannungsfall, der zu Verlusten elektrischer Energie führt. Berechnen lassen sich die durch Ströme verursachten Verluste an ohmschen Widerständen durch folgende Berechnungsformeln:

Pv = I2² * R

oder

Pv = U2² / R

Deutlich erkennt man, daß die Verlustleistung an den ohmschen Widerständen überproportional vom Strom I abhängt. Ein Problem, welches später noch verdeutlicht wird, ist, daß man zur Realisierung schneller Schaltungen hohe Ströme benötigt, die zu großen Verlusten führen. Der Begriff Verlust ist streng genommen nicht zutreffend, da in einer elektrischen Schaltung keine elektrische Energie verloren geht, sondern lediglich elektrische Energie in Wärmeenergie umgewandelt wird. Von außen erkennt man diesen Umwandlungsprozeß an der Erwärmung der Schaltung. Die in einer Schaltung umgewandelte elektrische Energie muß aber zur Aufrechterhaltung der Funktion von Außen von einer Spannungsquelle immer wieder erneut dem System zugeführt werden. Daher entstand folglich der Begriff der verlorengegangenen elektrischen Energie oder kurz der Begriff der Verlustleistung.

2.3.1 Gesamtverlustleistung

Unter der Gesamtverlustleistung einer Schaltung versteht man die Summe aller in der Schaltung auftretenden Einzelverluste. Um die Gesamtverlustleistung einer CMOS-Schaltung zu bestimmen, muß man zunächst die auftretenden Verluste bestimmen. Grob kann man die auftretenden Verluste drei Kategorien zuordnen:

Verluste, die in den Gattern auftreten
Verluste in den Gattern entstehen durch das kurzzeitige Leiten beider komplementärer Transistoren beim Wechseln des logischen Zustandes am Ausgang. Dadurch kann ein Querstrom von der positiven Versorgungsspannung zu Masse fließen. Dieser Strom führt zu Verlusten in den Transistorkanälen und zu einer Erwärmung. Außerdem müssen von einem Gatter Kapazitäten getrieben (d.h. aufgeladen und entladen) werden. Die hierfür notwendigen Ströme führen zu Verlusten über den ohmschen Kanalwiderständen.
Wird über die Zeit nicht genügend Wärmeenergie von den Transistoren an das Kühlungselement Luft nach außen abgegeben und kommt es zu einer Überschreitung der zulässigen Grenzschichttemperatur, führt dieses zur Zerstörung der Transistoren und somit zu Funktionsverlusten der Schaltung. Des weiteren belasten die zum Umladen der Ausgangskapazitäten benötigten Ströme beim Wechseln des logischen Ausgangszustandes die Transistorkanäle und tragen somit entscheidend zu den Gesamtverlusten bei. Diese Verluste sind direkt proportional mit der am Ausgang ermittelten Transitionsdichte, d.h. der Häufigkeit, mit der am Ausgang ein Wechsel des logischen Zustandes in einem festen Zeitintervall stattfindet.
Verluste auf den Versorgungs- und Datenleitungen
Um die in den Gattern auftretenden Verluste auszugleichen, muß den Gattern von außen über die Leitungen des Versorgungsspannungsnetzes elektrische Energie zugeführt werden. Die Summe aller Teilströme belasten das Versorgungsspannungsnetz und führen aufgrund des ohmschen Widerstandes der meist verwendeten Aluminiumlegierungen zu Verlusten auf dem Versorgungsspannungsnetz. Die gleiche Aussage trifft auch auf die Ströme auf den Daten- und Adreßleitungen zu. Auch diese tragen zu einem gewissen Teil zur Gesamtverlustleistung bei.
Verluste im Clocksystem
Besonders hoch sind die Verluste im Clocksystem einer Schaltung im Vergleich zu den Verlusten auf den Daten- und Adreßleitungen. Bedenkt man, daß fast jeder Funktionsblock zwecks Synchronisation mit dem Clocksystem verbunden ist, wird der Umfang und die Größe des Clocksystem deutlich. Die auf dem Clocksystem vorhandenen Kapazitäten müssen mit der Taktfrequenz der Schaltung umgeladen werden. Die dafür benötigten Ströme belasten das Leitungsnetz des Clocksystems erheblich und führen zu nicht vernachlässigbaren Verlusten in der Gesamtschaltung. Um dem entgegenzuwirken, werden Treiberhierarchien mit Signalverstärkern aufgebaut, so daß nicht nur ein Ausgang alle Clock-Eingänge direkt treiben muß. Im folgenden sollen aber besonders die durch die Ströme in den Transistorkanälen verursachten Verluste betrachtet werden.

2.3.2 Dynamische Verluste eines CMOS-Gatters am Beispiel eines Inverters

Um die beim Umschaltvorgang am Ausgang von logisch 1 auf logisch 0 auftretenden Verluste (dynamische Verluste) näher zu untersuchen, ist in der Abbildung 3 ein CMOS-Inverter mit einem Flankenwechsel am Eingang von logisch 0 auf logisch 1 dargestellt:

An Hand des graphisch dargestellten Flankenverlaufs sollen lediglich schematisch die beim Umschaltvorgang fließenden Ströme erklärt werden (der exakte Verlauf sieht anders aus). Die am Ausgang dargestellten Kondensatoren sind nicht diskret in der Schaltung vorhanden, sondern sind zur Modellierung der auftretenden Stromverläufe gedanklich an den Ausgang des Gatters plaziert. In der Realität werden solche Kapazitäten durch die vom Ausgang zu treibenden Gate-Kapazitäten der folgenden Gatter erzeugt. Weiterhin bilden Leiterbahnen Kapazitäten aus, besonders hohe Kapazitäten stellen die Goldleitungen (Bounddrähte) von den Ausgangspads eines IC zu den Metallanschlüssen des IC-Gehäuses dar. Beispielhaft sind also zwei Kapazitäten zur Modellierung des Stromverlaufes, eine vom Ausgang gegenüber VDD und eine weitere vom Ausgang zu VSS, eingezeichnet worden.

Abb. 3 Ströme während eines Umschaltvorgangs

Zum Zeitpunkt t=0 liegt am Eingang des Inverters eine stabile logische 0, der PMOS-Transistor ist leitend, die Kapazität CDD ist aufgrund desselben Spannungspotentials beider Kondensatorplatten entladen, der NMOS-Transistor ist gesperrt, die Kapazität CSS liegt mit der oberen Kondensatorplatte auf dem Potential VDD, mit der unteren Platte auf VSS, die Kapazität CSS ist folglich auf VDD aufgeladen, am Ausgang des Inverters liegt stabil eine logische 1.

Zum Zeitpunkt t=1 ist die Schwellwertspannung des NMOS-Transistors überschritten, der NMOS-Transistor beginnt zu leiten. Zu diesem Zeitpunkt ist aber die Schwellwertspannung des PMOS-Transistors noch nicht unterschritten, so daß auch der PMOS-Transistor noch leitet und so ein Querstrom Iquer von VDD nach VSS fließt. Gleichzeitig werden mit der langsam steigenden Ausgangsspannung die Kapazitäten CSS und CDD ent- bzw. geladen. Entsprechend fließt der Entladestrom ICSS und der Ladestrom ICDD durch das pulldown-Netzwerk (hier nur der NMOS-Transistor). Die durch den Querstrom auftretenden Verluste in den Transistorkanälen sind abhängig von der Flankensteilheit des Eingangssignales. Ist dessen Verlauf sehr flach, fließt zeitweilig ein Querstrom und führt so zu größeren Verlusten.

Zum Zeitpunkt t=2 ist der PMOS-Transistor vollständig geschlossen, es fließt kein Querstrom Iquer mehr, das Ent- bzw. Aufladen der Kapazitäten CDSS und CDD setzt sich fort.

Von außen ist nur der Ladestrom ICDD nachweisbar, der interne Entladestrom ICSS ist von außen nicht wahrzunehmen, trägt aber als Teilstrom zu den Verlusten im NMOS-Kanal bei und bewirkt somit zusätzlich eine Erwärmung des Transistors. Die kapazitive Energie der Kapazität CSS wurde während der vorhergehenden steigenden Flanke am Ausgang gespeichert und mußte während dieses Zeitintervalles bereits von der äußeren Spannungsquelle der Schaltung zugeführt werden.

Zum Zeitpunkt t=3 hat die Eingangsspannung ihren Maximalwert erreicht, die Lade- und Entladeströme beginnen abzuklingen.

Zum Zeitpunkt t=4 ist die Kapazität CSS am Ausgang vollständig entladen (beide Kondensatorplatten liegen auf demselben Potential), die Kapazität CDD ist auf VDD geladen und der Ausgang des Inverters liegt auf logisch 0.

Sollen lediglich die zeitlichen Durchschnittsströme modelliert werden, ist eine Auftrennung der fanout-Kapazitäten in einen Teil nach VSS und einen nach VDD nicht erforderlich. Der Grund hierfür ist, daß während eines kompletten Zyklusses beide Teilkapazitäten je einmal geladen werden.

2.3.3 Durch Kapazitäten verursachte Verluste

Wie man in dem vorangegangenen Teil ersehen konnte, tragen die am Ausgang einer CMOS-Schaltung befindlichen Kapazitäten wesentlich zu den beim Umschalten des logischen Ausgangszustandes auftretenden Verlusten bei. Diese Verluste führen nicht nur zu einer Erwärmung der Transistorkanäle, sondern die umgewandelte elektrische Energie muß auch wie bereits erwähnt über das Versorgungsspannungsnetz dem System von außen neu zugeführt werden. Die daraus resultierenden Ströme führen zu weiteren Verlusten auf den Versorgungsleitungen. Daher soll der Lade- und Entladevorgang von Kapazitäten näher untersucht werden:

Abb. 4 Laden und Entladen eines Kondensators

Laden einer Kapazität:

Zum Zeitpunkt t=0 ist die Kapazität entladen, UC=0. Zum Zeitpunkt t=0 wird die Kapazität an die Spannung U0 gelegt, was symbolisch durch das Schließen des Schalters veranschaulicht ist. Im ersten Augenblick beginnt ein Kurzschlußstrom zu fließen, der nur durch den ohmschen Widerstand der Leitung, symbolisch durch den Widerstand UR dargestellt, begrenzt wird. Der Strom nimmt mit zeitlichem Verlauf immer mehr ab, bis nach einer gewissen Zeit der Ladestrom ganz abgeklungen und die Kapazität auf UC aufgeladen ist.

Für die zu diesem Zeitpunkt gespeicherte kapazitive Energie gilt:

WC = ½1/2 U02² C

D.h., die auf dem Kondensator gespeicherte Energie ist nur von der angelegten Spannung und der Größe der Kapazität abhängig.

Der durch die Kapazität bedingte Ladestrom hat seinerseits aber zu Verlusten an den ohmschen Widerstand geführt. Am ohmschen Widerstand ist elektrische Energie in Wärme umgewandelt worden. Diese Energie muß ebenfalls von der äußeren Spannungsquelle aufgebracht werden und berechnet sich wie folgt:

WR = ½ 1/2 U0²2 C

Für die Gesamtenergie, die von der Spannungsquelle aufgebracht werden muß, folgt daraus:

Wges = WR + WC = U02 C²

Entladen einer Kapazität:

Die Spannung der Kapazität ermittelt man aus der Potentialdifferenz der beiden Kondensatorplatten. Diese Potentialdifferenz gleicht sich bei dem Entladevorgang aus. Zum Zeitpunkt t=0 ist die Kapazität auf die Spannung UC=U0 aufgeladen und speichert die oben aufgeführte Energie. Wird zum Zeitpunkt t=0 der Schalter geschlossen (siehe Abbildung 4 rechts), fließt ein Strom, der nur durch den ohmschen Widerstand der Leitung begrenzt wird. Nach einer gewissen Zeit ist der Entladestrom auf null gesunken und die zuvor auf der Kapazität gespeicherte Energie ist an dem ohmschen Widerstand in Wärme umgewandelt worden. Die in einer integrierten Schaltung vorhandenen fanout-Kapazitäten sind also maßgeblich für die Verluste in der Schaltung verantwortlich.

In einer realen Schaltung treten die Verluste nicht nur am ohmschen Widerstand der Leitungen auf, sondern in der Regel geschieht das Laden- und Entladen der Kapazitäten über die Kanäle der Transistoren. Diese haben einen arbeitspunktabhängigen spezifischen Kanalwiderstand und erwärmen sich durch die fließenden Ströme. Wird die auftretende Wärmeenergie nicht schnell genug nach außen abgegeben, kann es zur Zerstörung des Transistors kommen. In dem oben gezeigten Modell sind die Kanalwiderstände im ohmschen Widerstand der Leitungen zusammengefaßt worden.

2.3.4 Leitungsverluste

Bei der bisherigen mikroskopischen Betrachtung einzelner CMOS-Gatter konnte man grundsätzlich die bei Schaltvorgängen auftretenden Probleme erkennen. Die eigentliche Dimension dieser Problematik erschließt sich aber erst dann, wenn man berücksichtigt, daß auf heutzutage gefertigten ICs (integrated circuits) mehrere hunderttausend Gatter auf einer Siliziumfläche integriert werden. Daher kommt dem Versorgungsspannungsnetz, über das die benötigte Energie von außen den einzelnen Gattern zugeführt werden muß, eine besondere Bedeutung zu. Bei gleichzeitigem Schalten vieler lokal angeordneter Gatter kann es zu erheblichen Spannungseinbrüchen kommen.

Diese Spannungsabfälle auf den Versorgungsleitungen, die zu kurzzeitigen logischen Fehlverhalten und/oder zu erhöhten Verzögerungszeiten führen können, werden als Voltage-Drops bezeichnet.

2.4 Elektromigration

Traten bei den Voltage-Drops nur zeitlich begrenzte Funktionsstörungen in der Schaltung auf, führt die Elektromigration als unmittelbare Folge zu großer Ströme auf Leitungen zu irreparablen Zerstörungen der Schaltung.

Unter Elektromigration versteht man den Leiterbahnmaterialtransport als unmittelbare Folge des elektrischen Stroms. Die folgende Grafik soll diesen Sachverhalt verdeutlichen:

Abb. 5 Schnitt durch eine Leiterbahn

Die Ursache der Elektromigration liegt in zu großen Stromdichten in Bereichen von über 106 A/cm2. Durch die hohe Stromdichte kommt es zu vermehrten Kollisionen zwischen den Elektronen als Ladungsträger des elektrischen Stroms und den zunächst ortsfesten Metallatomen im Atomgitterverband. Bei der Kollision werden bildlich äußere Elektronen der Metallatome aufgrund der hohen kinetischen Energie der freien Elektronen aus dem Gitterverband herausgestoßen. Die zurückbleibenden positiv geladenen Metallionen beginnen sich aufgrund der reduzierten Bindungskräfte im Gitterverband im elektrischen Feld in Richtung der technischen Stromrichtung zu bewegen.

An geringer belasteten Leiterbahnstellen rekombinieren die nun auch frei bewegbaren Metallionen mit freien Elektronen wieder zu Metallatomen und werden im Atomgitterverband des Leiterbahnmaterials integriert. Die zunehmende Querschnittverkleinerung der Leiterbahnen in hochintegrierten Schaltungen läßt diesem Problem eine besondere Bedeutung zukommen. Besonders gefährdet sind Bereiche in der Schaltung, wo es aufgrund von Querschnittsverengungen zu hohen Stromdichten kommt. Um diesem Problem entgegenzuwirken, ist man dazu übergegangen, von reinem Aluminium als Leiterbahnmaterial wegzugehen und Aluminium-Kupferlegierungen als Material zu verwenden. Alleine durch solche werkstofftechnischen Maßnahmen konnte die Elektromigrationsfestigkeit etwa um den Faktor 1000 verbessert werden. Der Prozeß der Elektromigration wird noch durch die gleichzeitig auftretenden thermischen Probleme unterstützt. Mit zunehmender Erwärmung erlangen die Atome im Gitterverband eine zunehmende Beweglichkeit. Die Bindungskräfte zu benachbarten Atomen können somit leichter überwunden werden und die entstehenden freien Metallionen können leichter durch das Leiterbahnmaterial wandern. Um das Problem der Elektromigration nicht noch durch thermische Einflüsse zu verstärken, hat es sich bewährt, Leiterbahnen bei gleichem Querschnitt breiter zu dimensionieren, um so mehr Wärmeenergie über die größere Oberfläche an das Kühlmedium abgeben zu können. Elektromigration ist also eine unmittelbare Folge zu gering dimensionierter Leiterbahnen.

2.4.1 Elektromigrationsgefährdete Bereiche

Wie bereits erwähnt tritt Elektromigration als Folge zu geringer Querschnitte in der Leiterbahnführung der Schaltung auf. An diesen Stellen kommt es zu den großen Stromdichten, in deren Folge Atomionen des Leiterbahnmaterials transportiert werden. Solche Bereiche mit hohen Stromdichten befinden sich vermehrt an Kontaktstellen unterschiedlicher Werkstoffmaterialien, an denen es zu Elektronenzusammendrängungen kommt, oder an Stellen, wo die Leiterbahn sogenannte Stufen überwinden muß.

Die folgende Grafik soll das Überqueren einer Stufe verdeutlichen:

Abb. 6 Leiterbahnverengung an einer Stufe

An Übergangsstufen kommt es zu einer Querschnittverengung. Durch den Elektromigrationsprozeß wird Leiterbahnmaterial abtransportiert. Das transportierte Material sammelt sich an anderen Bereichen in der Schaltung wieder an. Dieses "Materialaufwachsen" nennt man die Entstehung von Hillocks. Diese können zu Kurzschlüssen benachbarter Leiterbahnen führen. Durch das Aufwachsen der Hillocks kann auch die Passivierungsschicht, die die Gesamtschaltung vor Umwelteinflüssen schützt, zerstört werden und im späteren Verlauf zum Funktionsausfall einzelner Teilbereiche führen.

2.4.2 Probleme durch auftretende Verluste

Zusammenfassend werden hier noch einmal die wesentlichen Probleme aufgezählt, die im Zusammenhang mit der auftretenden Verlustleistung aufgezeigt worden sind. Wie bereits erwähnt, muß die in Wärme umgewandelte elektrische Energie über das Versorgungsspannungsnetz von einer äußeren Spannungsquelle fortlaufend der Gesamtschaltung zugeführt werden. Die dafür benötigten Ströme belasten die Leiterbahnen, die durch die dort auftretenden Verluste die Leiterbahnen erwärmen. Mit steigender Temperatur der Leiterbahnen nimmt der Widerstand dieser zu. Aber gerade große Leiterbahnwiderstände erhöhen die Gefahr von Voltage-Drops, die zu kurzfristigen Störungen führen.

Auch wird wie bereits erwähnt der Elektromigrationsprozeß durch zusätzliche Erwärmung der Leiterbahnen unterstützt. Der größere Widerstand führt auch zu flacher verlaufenden Signalflanken, die zu zeitlich längeren Querströmen durch die komplementären Transistoren führen. Außerdem wird die maximale Taktfrequenz, mit der eine Schaltung betrieben werden kann, geringer.

2.5 Bewertungskriterien von integrierte Schaltungen

Die Anforderungen an zukünftige hoch integrierte Schaltungen werden eine noch höhere Verarbeitungsgeschwindigkeit mit einem noch höheren Datendurchsatz sein. Um solche Anforderungen noch realisieren zu können, kommt es darauf an, die Funktionskomplexität, die auf einem IC realisiert ist, zu erhöhen. Denn wie auch schon vorher erwähnt, belasten besonders externe Leitungsverbindungen (Verbindungen über Pad-Wires) die Ausgänge der CMOS-Gatter extrem. Dadurch bedingt können höhere Verarbeitungsgeschwindigkeiten eigentlich nur noch auf einer noch höher integrierten Schaltung erzielt werden. Um dieses Ziel zu erreichen, muß sich der Fertigungsprozeß aber an folgenden Parametern messen:

Wie groß ist die kleinste noch zu fertigende Struktur, d.h. welche tatsächlichen physikalischen Ausmaße haben die einzelnen Transistoren auf dem IC?

Wie groß sind die noch wirtschaftlich zu fertigenden IC-Flächen, d.h. wie homogen und rein kann das Silizium als Grundträgermaterial der Schaltung gefertigt werden, ohne daß die natürlich bedingten Ausschüsse die wirtschaftliche Fertigung verhindern?

Wie groß ist die Gesamtverlustleistung des ICs? Gelingt es noch, die auftretende Wärme zu jedem Zeitpunkt an das Kühlmedium abzugeben, ohne daß es im Betrieb zu partiell unerlaubt hohen Temperaturen kommt?

Wie groß ist die auf dem IC bereitgestellte Fläche zur Verdrahtung, d.h. reicht diese Fläche überhaupt noch aus, um alle benötigten Verdrahtungen IC-intern zu lösen?

Diese Parameter begrenzen unmittelbar die Möglichkeiten in der IC-Fertigung. Deshalb sollen im folgenden kurz die für die Zukunft zu erwarteten Prognosen aufgezeigt werden.

Entwicklungsprognosen

Abb. 7 Prognosen über zukünftige Strukturgrößen

Daten: Vorlesung Entwurf Integrierter Schaltungen, WS 93/94, Prof. Dr. Ing. Nebel

Abb. 8 Prognosen über zukünftige Chipflächen

Daten: Vorlesung Entwurf Integrierter Schaltungen, WS 93/94, Prof. Dr. Ing. Nebel

Abb. 9 Prognosen über zukünftige Integrationsdichten

Daten: Vorlesung Entwurf Integrierter Schaltungen, WS 93/94, Prof. Dr. Ing. Nebel

Die aufgezeigten Prognosen machen deutlich, daß die Gesamtverlustleistung pro IC entgegen den beabsichtigten Bemühungen auch noch weiter ansteigen. Auch zwingen die angestrebten Strukturgrößen zu bislang unerwünschten Eingriffen, wie zum Beispiel der Notwendigkeit, die Versorgungsspannung deutlich zu senken. Durch die schon heute gefertigten Strukturgrößen von 0,5 mm-Technologie werden Grenzwerte für die Durchschlagfestigkeit der verwendeten Isolierstoffe von 5 MV/cm überschritten. Bei dieser gefertigten Technologie wird zum großen Teil Chip-intern die Versorgungsspannung auf 3,3 Volt reduziert. Gleichzeitig müssen aber die Schwellwertspannungen der gefertigten Transistoren erheblich reduziert werden.

2.7 Motivationsansätze

Die in den Entwicklungsprognosen aufgezeigten höheren Integrationsdichten werden eine Steigerung des Verdrahtungsaufwandes mit sich bringen. Liegt die zur Verdrahtung benötigte Fläche allein für die Versorgungsspannung bei ICs mit Siliziumflächen von 100 mm2 noch unter 10%, so ist bei ICs mit Flächen bis zu 200 mm2 mit einem weit größeren Gesamtanteil an der Fläche zu rechnen. Der Dimensionierung der Leiterquerschnitte liegen in der Regel worst-case Abschätzungen von Makrozellen und Funktionsblöcken zugrunde, die in der Praxis meist zu pessimistisch und daher zu flächenintensiv sind. Durch die zu flächenintensive Dimensionierung der Leiterbahnen wird die wirtschaftliche Ausbeute bei der Fertigung geringer.

Gelingt es über die Analyse der in den CMOS-Schaltungen auftretenden Verluste ein Bewertungskriterium von Entwurfskonzepten zu liefern, so ließen sich aufwendige und teure "Re-designs" schon in einer frühen Entwicklungsphase vermeiden. Die gewonnenen Erkenntnisse könnten in automatische Entwurfswerkzeuge zu Dimensionierung von Leiterbahnen integriert werden. Außerdem ergäbe sich dadurch eine Beurteilungsmethode von Entwurfskonzepten, die der Forderung nach verlustarmen ICs im Einsatz netzunabhängiger Anwendungen gerecht werden sollen.

Auch könnte man über die Erkenntnis der tatsächlich fließenden Ströme in einer Schaltung präventiv von außen Voltage-Drops durch die lokale Bereitstellung von Kondensatoren zwischen den Versorgungsleitungen verhindern. Diese wirken bekanntlich während des Entladens wie eine Spannungsquelle und würden das Absinken der Spannung an einzelnen Gattern vermindern.

2.1 - Der CMOS (Complementary Metal Oxide Semiconductor) - Inverter
2.2 - Fertigung komplementärer Transistoren auf einem Siliziumwafer
2.3 - Elektrische Verlustleistung
2.3.1 - Gesamtverlustleistung
2.3.2 - Dynamische Verluste eines CMOS-Gatters am Beispiel eines Inverters
2.3.3 - Durch Kapazitäten verursachte Verluste
2.3.4 - Leitungsverluste
2.4 - Elektromigration
2.4.1 - Elektromigrationsgefährdete Bereiche
2.4.2 - Probleme durch auftretende Verluste
2.5 - Bewertungskriterien von integrierte Schaltungen
2.6 - Entwicklungsprognosen
2.7 - Motivationsansätze


Projektgruppe Verlustleistungsanalyse digitaler CMOS-Schaltungen im SS96 und WS96/96 - 26 Jun 1997

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